Design Verification Engineer (m/w/d)

Das sind Ihre Aufgaben:

Sie sind verantwortlich für die metrikgesteuerte Verifikation auf IP-Ebene, beginnend mit der Spezifikation auf Blockebene und endend mit der Erreichung der Abdeckungsziele.

Zu Ihren Aufgaben gehören die Entwicklung von Verifikationstestplänen, die Entwicklung von UVM-basierten IP-Level-Testbenches, die Erstellung und das Debugging von eingeschränkten zufälligen, funktionalen und Assertion-basierten Testfällen sowie das Tracking der erreichten Funktions- und Codeabdeckung anhand von Zielmetriken.

Sie werden mit einem internationalen Projektteam zusammenarbeiten und regelmäßig über den Verifikationsstatus berichten.

Unsere Anforderungen:

• Ausgeprägte Kenntnisse der Verifikationsmethodik auf IP-Ebene
• Praktische Erfahrung mit werkzeuggestützter Testplanerstellung, Testbench-Architektur, Regressionsautomatisierung und Tracking der Funktions-/Codeabdeckung
• Vertrautheit mit UVM und System Verilog Verifikationsumgebungen ist ein Must Have
• Vertrautheit mit ARM AHB/APB-Schnittstellen ist ein Plus
• Kenntnisse der SoC-Architektur und von Flash-Speicher-Controllern sind von Vorteil
• Kenntnisse von Skriptsprachen, z. B. Python oder Perl
• Sehr gute Englischkenntnisse